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1. 基于FPGA改进电路的高性能正则表达式匹配算法

卓艳男, 刘强, 姜磊, 戴琼

计算机应用 2016, 36 (4): 927-930. DOI: 10.11772/j.issn.1001-9081.2016.04.0927

摘要（600）

PDF （563KB）（410）

针对正则表达式匹配过程中吞吐率低及逻辑资源占用数多的问题,提出一种完全基于现场可编程门阵列(FPGA)逻辑电路的改进确定有限自动机(DFA)匹配算法。首先,该算法统计了DFA中每个状态的大多数转移边都会集中指向相同状态特征的结果,随后根据正则表达式的转移矩阵为DFA的每个状态设置一条默认的转移边,最后进行逻辑电路简化处理,并采用L7-filter规则集进行实测。实验结果表明,改进后的DFA方案与非确定有限自动机(NFA)方案相比,有10%~60%的规则获得了更高的吞吐率,62%~87%的规则占用了更少的逻辑资源。

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2. 高速网络流采集系统的设计与实现

姜腊林杨嘉佳姜磊唐球

计算机应用 2014, 34 (11): 3201-3205. DOI: 10.11772/j.issn.1001-9081.2014.11.3201

摘要（152）

PDF （763KB）（531）

针对基于软件的网络流采集系统不能高效处理高速网络流量,以及为了提高采集效率需要同时对多种网络流进行采集的问题,提出一种基于软硬件结合的高速网络流采集框架,探讨在NetFPGA-10G平台实现高速网络流采集系统,称之为HSNTCS。该系统在硬件上通过精确串匹配引擎或正则表达式匹配引擎过滤、分类出所需的多种网络流后,将其传至内核驱动层对应的数据缓冲区,然后直接拷贝至用户空间并存储至对应的数据库。经实验测试,在精确串匹配情况下,用硬件方式实现的高速网络流采集系统的用户数据报协议(UDP)、传输控制协议(TCP)吞吐率都达到1.2Gb/s,约是用软件方式实现的3倍；在正则表达式匹配情况下,用硬件方式实现的高速网络流采集系统的UDP、TCP吞吐率都达到640Mb/s,约是用软件方式实现的3倍。结果表明,相对于软件实现方式,硬件实现具有更高的采集性能。

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3. 基于FPGA的正则表达式匹配算法综述

唐球姜磊谭建龙刘金刚

计算机应用 2011, 31 (11): 2943-2946. DOI: 10.3724/SP.J.1087.2011.02943

摘要（1284）

PDF （670KB）（563）

分析了基于硬件正则表达式匹配的优势,介绍了基于现场可编程门阵列（FPGA）的正则表达式匹配算法的基本思想和设计方法，从匹配速度和资源利用率两个技术指标的角度对现有算法进行分类，综述了当前的主流算法并分析了其优缺点，最后论述了目前基于FPGA正则表达式匹配算法设计的难点并展望了未来研究的发展趋势。